Versuch 04: Digitaler Entwurf mit einem FPGA Board
Ansteuerung einer Siebensegmentanzeige
Implementierung einer logischen Gleichung in VHDL.
Tastenabfrage.

• Elektronikbauteile sind gefährdet durch elektrische Entladungen (ESD). Bevor Sie die Bauteile oder Komponenten des Boards berühren, berühren Sie bitte einen Massepunkt zwecks Entladung. Verwenden Sie ESD Schutzmaßnahmen. Berühren Sie bitte auch nicht eine andere Person, welche gerade mit Elektronikkomponenten / Bauteilen hantiert.

Erstellung eines Zählers mit dem IP Catalog

VHDL code zum Einbau des Zählers in die Schaltung wird ausgewählt.

Bearbeitung von Versuch3.vhd zum Einbau des Zählers.

architecture Behavioral of VERSUCH3 is

  COMPONENT HEX2LEDAX
  PORT(
        hex : in std_logic_vector (3 downto 0);
        ledn: out std_logic_vector (6 downto 0)
       );                                       
  END COMPONENT;
  
COMPONENT c_counter_binary_0
  PORT (
    CLK : IN STD_LOGIC;
    CE : IN STD_LOGIC;
    Q : OUT STD_LOGIC_VECTOR(31 DOWNTO 0)
  );
END COMPONENT;

  signal count: STD_LOGIC_VECTOR(31 DOWNTO 0);
begin
  
clk_div : c_counter_binary_0
  PORT MAP (
    CLK => CLK,
    CE => sw(7),
    Q => count
  );

  led(4 downto 0) <= sw (4 downto 0); 
  led(5) <= clk;
  led(10 downto 6) <= count(26 downto 22); 
  -- dp <= not sw(4);
  an <= "1110";  

btn: in STD_LOGIC_VECTOR ( 3 downto 0);

Bearbeitung von Basys3_Master.xdc zum Einbau des Zählers.

Bearbeitung von Versuch3.vhd zur Implementierung einer Zustandsmaschine für die Taster (Buttons).

SIGNAL dpi:STD_LOGIC;

   process(CLK,btn(0),btn(1))
     begin
       if ( btn(0) = '1') then   -- asynchron reset with button 0
            dpi <= '0';
            ce <= '0';
       elsif  (rising_edge(clk)) then 
          if (count(23 downto 0)="100000000000000000000000") then
            ce <= '1';
            if (btn(1) = '1') then
                dpi <= not(dpi);
            end if;  
          else
            ce <= '0';
          end if;     
 	   end if;
     end process;
     dp <= dpi;

Bearbeitung von Test_V3.vhd zum Test der Schaltung.

btn: in STD_LOGIC_VECTOR ( 3 downto 0);

   signal btn : std_logic_vector(3 downto 0):= (others => '0');

 			 btn => btn,