Digitaltechnik

03 Transistorrealisierung

Prof. Dr.

Jörg Vollrath

02 Logische Verknüpfungen

Ein kurze Videozusammenfassung der Vorlesung

Länge: 5:54 min

0:00 Transistorrealisierung

0:13 CMOS Transistoren

1:30 Schaltererklärung

2:16 Inverter

4:15 Physikalische Realisierung

Übungsaufgabe: Erstellung einer Wahrheitstabelle aus einer Transistorschaltung

Länge: 3:22 min

0:00 Schaltungserläuterung

0:38 Eingänge, Ausgang

0:48 Wahrheitstabelle

1:19 A=0, B=0

1:40 A=0, B=1

02:04 A=1, B=0

2:23 A=1, B=1

2:45 Schaltfunktion

Wiederholung und Heute

Darstellungsarten

Gleichung, Schaltsymbol, Wahrheitstabelle, VHDL (Textuell)

Boolsche Algebra und Grundverknüpfungen

UND, ODER, NICHT, NAND, NOR

Heute:

Schaltungstechnische Darstellung von Signalen:
CMOS Technologie, MOS-Transistoren, Schalter
Inverter

CMOS Transistoren als Schalter

	Symbol	Eingang: Gate
PFET Transistor: Eingang 1: Schalter offen Eingang 0: Schalter geschlossen Logikschaltung: PFETs im Schaltplan oben, verbunden mit VDD		0	1
NFET Transistor: Eingang 1: Schalter geschlossen Eingang 0: Schalter offen Logikschaltung: NFETs im Schaltplan unten, verbunden mit GND, VSS, 0V.		0	1

Zur Realisierung von booleschen Funktionen werden MOSFET (metal oxide semiconductor field effect transistor) Transistoren eingesetzt.
Dabei werden Halbleiter (semiconductor, Silizium) verwendet, bei denen man durch Einbringen von Femdatomen (Dotierung) die Leitfähigkeit (Elektronen, Löcher) verändern kann.
Der MOS Transistor hat drei Anschlüsse Gate, Drain und Source.
Das Gate ist der Eingang. An der Drain ist der Ausgang und an der Source ist VDD (Betriebsspannnung, PFET) oder GND (0 V, NFET).
FET Feldeffekttransistor ist der Überbegriff für Halbleiterbaulemente, bei denen das elektrische Feld zwischen Gate und Kanal den Kanalwiderstand steuert bzw die Verbindung zwischen Drain und Source trennt oder schliesst.
Es gibt PFETs (PMOSFETs, Löcherleitung, positive Ladungsträger, Löcher) und NFETs (NMOSFETs, negative Ladungsträger, Elektronen) deren Verhalten komplementär sind (complementary metal oxide semiconductors, CMOS).
Ist die Gatesourcespannung beim NFET positiv, größer als eine Schwellspannung (threshold voltage), wird die Verbindung zwischen Drain und Source leitend (Ein Schalter wird geschlossen).
Ist die Gatesourcespannung beim PFET negativ, kleiner als eine Schwellspannung, wird die Verbindung zwischen Drain und Source leitend (Ein Schalter wird geschlossen).
Durch geschicktes Kombinieren der Transistoren können Logikfunktionen technisch realisiert werden.
Fast alle modernen Mikroprozessoren und digitalen Schaltungen werden mit CMOS Transistoren realisiert.

CMOS Inverter (NOT) als Transistorschaltung

Inv_Trans.asc

Version 4
SHEET 1 1008 680
WIRE 560 -48 560 -64
WIRE 560 -48 224 -48
WIRE 608 -48 560 -48
WIRE 608 0 608 -48
WIRE 608 0 560 0
WIRE 512 48 512 32
WIRE 512 48 432 48
WIRE 384 112 336 112
WIRE 432 112 432 48
WIRE 432 112 384 112
WIRE 560 112 560 48
WIRE 656 112 560 112
WIRE 224 160 224 -48
WIRE 336 160 336 112
WIRE 560 160 560 112
WIRE 592 208 560 208
WIRE 432 240 432 112
WIRE 512 240 432 240
WIRE 224 272 224 240
WIRE 336 272 336 240
WIRE 336 272 224 272
WIRE 560 272 560 256
WIRE 560 272 336 272
WIRE 592 272 592 208
WIRE 592 272 560 272
WIRE 560 288 560 272
FLAG 560 288 0
FLAG 560 -64 VDD
FLAG 656 112 OUT
IOPIN 656 112 Out
FLAG 384 112 In
SYMBOL pmos4 512 -48 R0
SYMATTR InstName M5
SYMATTR Value P
SYMATTR Value2 l=0.05u w=0.23u
SYMBOL nmos4 512 160 R0
SYMATTR InstName M6
SYMATTR Value N
SYMATTR Value2 l=0.05u w=0.1u
SYMBOL voltage 336 144 R0
WINDOW 123 0 0 Left 2
WINDOW 39 0 0 Left 2
SYMATTR InstName Vin
SYMATTR Value 0.5
SYMBOL voltage 224 144 R0
SYMATTR InstName V2
SYMATTR Value 1.0
TEXT 200 -96 Left 2 !.include cmosedu_models.txt
TEXT 216 304 Left 2 !.dc Vin 0 1 0.01

Der Schaltplan zeigt einen Inverter, eine Nicht (NOT) Funktion.
Nach der Wahrheitstabelle soll bei einer '1' am Eingang eine '0' am Ausgang erscheinen.
Das Signal wird invertiert.
Jeder Logikschaltkreis benötigt eine Spannungsversorgung (VDD).
Früher wurde für die Darstellung der '1' 5 V verwendet. Mit der Verkleinerung der Transistoren wurde die Geometrie kleiner. Damit die auftretenden elektrischen Feldstärken gleich blieben, wurde auch die Versorgungsspannung verkleinert.
2018 arbeitet man mit Versorgungsspannungen um die 1 V.
Dieser Pegel wird auch für die Logiksimulation verwendet. Im Praktikum sind Bausteine im Einsatz, die eine Versorgungsspannung zwischen 2.5 V und 5 V benötigen.

CMOS Inverter (NOT) Funktionalität

PFET, NFET
Eingang1 -> Ausgang 0

Kein Stromfluss von VDD nach GND

Input 0 -> Output 1

No current from VDD to GND

Transition Region

High current flow

VDD = 1.0V
Eingang: V_IH < 0.6V, V_IL < 0.4V
Ausgang: V_OH < 0.7V, V_OL < 0.3V
Ideale Kurve: rot
Reale Kurve: blau
Strom: grün

In der Simulation wird die Kennlinie eines Inverters dargestellt. Bei der Simulation wird am Eingang die Spannung V_in von 0 auf 1 V verändert und die Ausgangsspannung beobachtet.
Die Ausgangsspannung V_out ändert sich um V_in = 0.5 V von 1 V auf 0 V.
Man sieht in Grün, dass der Strom bei 0.5 V maximal ist. Bei 0 V und 1 V Eingangsspannung fließt fast kein Strom.
In Rot ist noch die Idealkennlinie eines Inverters dargestellt. Die reale Kennlinie ist sehr nah an der idealen Kennlinie.
Da um 0.5 V ein digitales Ergebnis nicht klar definiert ist, spezifiziert man mindest Eingangspegel V_I und Ausgangspegel V_O (output) für '0' low (L) und '1' high (H), mit denen das digitale System korrekt arbeitet.

Physikalische Realisierung: CMOS Layout

In integrierten Schaltungen werden Transistoren durch Strukturierung von verschiedenen Lagen von Materialien durch phototechnische Schritte erzeugt.
Die Strukturen für die Realisierung werden dabei in einem Layout festgelegt.
Unterschiedlich farbige Flächen stehen für unterschiedliche Materialien in unterschiedlichen übereinanderliegenden Ebenen.
Im Beispiel sind blaue und violette Flächen Metallverbindungen meist aus Aluminium.
Schwarze und graue Punkte sind Verbindungen (Kontakte) zwischen verschiedenen Ebenen.
Kreuzungen zwischen grünen Flächen und orangenen Linien erzeugen Transistoren.
Ist der Hintergrund punktiert entsteht ein PFET, ist der Hintergrund liniert ein NFET.
Einfache Strukturen werden nebeneinander gelegt und ergeben komplexere Funktionen, bis hin zum rechts gezeigten Mikroprozessor.
Typische Strukturgrößen reichen von früher einigen µm bis 2018 einigen nm.

Bsp: Bestimmung einer Schaltfunktion

NAND2a.asc

Version 4
SHEET 1 880 680
WIRE 336 -48 272 -48
WIRE 352 -48 336 -48
WIRE 432 -48 352 -48
WIRE 496 -48 432 -48
WIRE 352 0 352 -48
WIRE 352 0 272 0
WIRE 496 0 496 -48
WIRE 496 0 432 0
WIRE 208 32 176 32
WIRE 224 32 208 32
WIRE 384 32 352 32
WIRE 272 64 272 48
WIRE 352 64 272 64
WIRE 432 64 432 48
WIRE 432 64 352 64
WIRE 496 64 432 64
WIRE 352 96 352 64
WIRE 416 144 352 144
WIRE 208 176 208 32
WIRE 304 176 208 176
WIRE 416 240 416 144
WIRE 416 240 352 240
WIRE 304 272 272 272
WIRE 416 288 416 240
WIRE 416 288 352 288
WIRE 416 304 416 288
FLAG 416 304 0
FLAG 336 -48 VDD
FLAG 496 64 Y
IOPIN 496 64 Out
FLAG 176 32 A
IOPIN 176 32 In
FLAG 272 272 B
IOPIN 272 272 In
FLAG 352 32 B
IOPIN 352 32 In
SYMBOL nmos4 304 192 R0
SYMATTR InstName M1
SYMATTR Value N
SYMATTR Value2 l=0.05u w=0.1u
SYMBOL nmos4 304 96 R0
SYMATTR InstName M2
SYMATTR Value N
SYMATTR Value2 l=0.05u w=0.1u
SYMBOL pmos4 384 -48 R0
SYMATTR InstName M3
SYMATTR Value P
SYMATTR Value2 l=0.05u w=0.1u
SYMBOL pmos4 224 -48 R0
SYMATTR InstName M4
SYMATTR Value P
SYMATTR Value2 l=0.05u w=0.10u

Die Transistoren werden im ersten Schritt durch Schalter ersetzt.
Bei einer gewählten Eingangssignalkombination wird dann verfolgt, ob der Ausgang mit VDD oder GND (0 V) verbunden ist, und sich so eine '1' oder '0' ergibt.
Daraus ergibt sich dann eine Wahrheitstabelle.

Darstellung von NICHT, UND, ODER durch NAND Funktionen

NICHT: Inverter	ODER
UND

Der Beweis der Äquivalenz ergibt sich entweder durch Vergleich der Wahrheitstabellen oder durch Umformung der Gleichung mit der booleschen Algebra.
NAND: y = /(x1 · x2)
NICHT: /x = /(x · x)
UND: x1 · x2 = /(/(x1 · x2))
ODER: x1 + x2 = /(/x1 · /x2)

x1	x2	NICHT(X1) /x1	NICHT(X2) /x2	NAND / (x1 · x2)	UND x1 · x2	ODER x1 + x2	NOR /x1 · /x2
0	0	1	1	1	0	0	1
0	1	1	0	1	0	1	0
1	0	0	1	1	0	1	0
1	1	0	0	0	1	1	0

Fragen

Was ist das einfachste Modell für einen MOSFET?
Was ist der Unterschied zwischen einem NMOS und PMOS Transistor?
Wie sieht der Schaltplan für einen CMOS Inverter aus?
Wie sieht die Kennlinie für einen CMOS Inverter aus?
Was ist ein Layout?
Wie bestimmt man eine Schaltfunktion aus einem Schaltplan?
Welche logischen Grundfunktionen benötigt man, um alle booleschen Funktionen darzustellen?

04 Verzögerungszeiten und Normalform

Begriff/Objekt	Kenn ich nicht	Kenne ich	Verstehe ich	Kann ich erklären	Kann ich anwenden einsetzen
Transistor
CMOS
PFET
NFET
Inverter
Layout
Kennlinie
Input level
Output Level

2020 03 15 Digitaltechnik 03 Transistorrealisierung Prof. Dr. Joerg Vollrath