Einschalten, Überprüfen der Signalform mit dem Oszilloskop
Überprüfung der Signale von der Quelle bis zum Ziel (Ausgang) oder vom
Ziel bis zur Quelle mit dem Oszilloskop (Signalverfolgung).
Häufige Fehler:
Signalpegel zu niedrig oder Zwischenwerte
Fehlt die Masseverbindung? (Verbindung hinzufügen)
Fehlt die Spannungsversorgung? (Verbindung hinzufügen)
Gibt es einen Kurzschluss? (Verbindungen trennen)
Zu viele oder zu wenig '1'er am Ausgang
Signalverfolgung
Langsame Schaltung: Verzögerungszeit von Eingang zu Ausgang ist groß.
Fehlt die Masseverbindung?
Bei einem Schaltungsaufbau wird es immer Fehler geben.
Die Fehler können durch falsche Verdrahtung des Benutzers, aber auch durch fehlerhafte Kontakte
oder defekte Bauteile auftreten.
Man muss einen Fehler feststellen und dann diagnostizieren woher der Fehler kommt.
Bei der Herstellung von integrierten Schaltungen können die Testkosten genauso hoch sein, wie die
Fertigungskosten.
Im Praktikum Schaltungen aufgebaut, um die Theorie zu verifizieren und
Schwierigkeiten beim praktischen Aufbau aufzu zeigen.
Man gewinnt auch eine Vorstellung davon, wie viel Zeit eine bestimmte Realisierung und Messung benötigt.
Das Praktikum ist so aufgebaut, dass man, bei gründlicher Vorbereitung durch lesen der Versuchsanleitung, das
Praktikum in 90 Minuten durchführen kann.
Es ist normal, dass die erste Durchführung viel mehr Zeit in Anspruch nimmt, als eine Wiederholung.
Fehlersuche kann man lernen und systematisch durchführen.
Zu jeden Fehler gehört auch eine Ursache.
Durch sorgfältiges und systemtische Arbeit können Fehler vermieden werden.
Die Automatisierung elimiert die Fehler, die durch manuelle Tätigkeiten und Variationen auftreten.
Ein Arbeiter kann müde oder wach und deshalb konzentriert oder unkonzentriert arbeiten.
Allgemeines Feedback und studentische Verantwortung
Das Praktikum ist Prüfungsrelevant und soll die Theorie vertiefen
Bsp.: Verzögerungszeit: Rising und falling, 50% Pegel
Es kann entsprechende Prüfungsfragen geben
Nachdenken über die Ergebnisse
Lernerfolg:
Ich habe gesehen, wie ein anderer die Schaltung gesteckt hat.
Ich stecke die gleiche Schaltung selbst.
Ich stecke eine ähnliche Schaltung selbst.
Ich erkenne ein fehlerhaftes Ergebnis und kann es beheben.
Ich kann einem Anderen erklären und dokumentieren,
wie man eine Schaltung aufbaut und in Betrieb nimmt.
Die Betreuung, elektronische Erfassung erkennt leicht eine Kopie.
Individuelles Feedback am Ende des Versuchs
Versuch 3: Ansteuerung einer 7 Segment Anzeige
Im Projekt werden die Schiebeschalter SW0 bis SW3 als Dualzahl interpretiert
und die entsprechende Hexadezimalzahl mit der Siebensegmentanzeige angezeigt.
1. Erstellung eines Projekts
2. Simulation der Schaltung
3. Transfer der Schaltung in das FPGA auf dem Board und Test.
Eine xdc (xilinx constraint file) Datei legt die Verbindung von
physikalischem Pin am Baustein zu einem VHDL STD_LOGIC Signal fest.
# clock pin for Basys2 Board
NET "clk" LOC = "B8"; # Bank = 0, Signal name = MCLK
Syntax der xdc Datei
Kommentar: # Hash
# clock pin for Basys2 Board
NET "clk" LOC = "B8"; # Bank = 0, Signal name = MCLK
Das Signal CLK STD_LOGIC wird mit pin B8 (verbunden).
Eine xdc Datei gehört zu einer bestimmten Platine.
Um Verbindungen (Leitungen und Pins) zu sparen wird die 7 Segment Anzeige gemultiplext.
Nacheinander werden die einzelnen Stellen angezeigt.
Da dies sehr schnell passiert (50 mal in der Sekunde) kann das menschliche Auge dies nicht wahrnehmen.
Wenn einer der Pins (F12, J12, M13, K14) 0 V ist verbindet ein bipolar Transistor die ausgewählte Stelle mit 3.3 V.
Alle Segmente die an der Ansteuerleitung (L14, H12, N14, N11, P12, L13, M12, N13) 0V haben leuchten.
Im Praktikum wird immer nur eine Stelle angesteuert, um die Multiplexerschaltung zu sparen.
Von einer Problemstellung zu einer logischen Schaltung
Problemstellung: Eingänge und Ausgänge
Wahrheitstabelle
Ziel:
Realisierung der logischen Funktion mit möglichst wenig logischen Verknüpfungen:
Normalform, Minimierung
Logische Gleichung für eine Wahrheitstabelle
Normalform, disjunktive Normalform
Minimierung:
Boolesche Algebra
Karnaugh Veitch Diagramm
Algorithmisch (FPGA, VHDL Compilier)
Karnaugh Veitch Diagramm
Eine andere Darstellung einer Wahrheitstabelle
Nr
X Y Z
F
Minterm
0
0 0 0
1
/X/Y/Z
1
0 0 1
0
2
0 1 0
0
3
0 1 1
1
/XYZ
4
1 0 0
1
X/Y/Z
5
1 0 1
0
6
1 1 0
0
7
1 1 1
1
XYZ
Z
/Z
Y
3
7
6
2
1
5
4
0
/Y
/X
X
/X
Z
/Z
Y
1
1
0
0
0
0
1
1
/Y
/X
X
/X
Minimierung:
Zusammenfassung von horizontalen oder vertikalen Gruppen von 2,4 oder 8 '1'
Dabei kann man von rechts nach links über die Begrenzung des Kastens gehen.
Dabei kann man von oben nach unten über die Begrenzung des Kastens gehen.
In der linken Darstellung sind die Zeilen der Wahrheitstabelle angegeben in der man nach dem
Ausgangssignal suchen muss.
Karnaugh Veitch Diagramm: 4 Eingänge
A
/A
B
3
7
6
2
11
15
14
10
9
13
12
8
1
5
4
0
/D
D
/B
/D
/C
C
/C
Nr
D C B A
Y
Minterm
0
0 0 0 0
1
/D/C/B/A
1
0 0 0 1
0
2
0 0 1 0
1
/D/CB/A
3
0 0 1 1
1
/D/CBA
4
0 1 0 0
1
/DC/B/A
5
0 1 0 1
0
6
0 1 1 0
0
7
0 1 1 1
0
Nr
D C B A
Y
Minterm
8
1 0 0 0
0
9
1 0 0 1
1
D/C/BA
10
1 0 1 0
0
11
1 0 1 1
0
12
1 1 0 0
0
13
1 1 0 1
1
DC/BA
14
1 1 1 0
0
15
1 1 1 1
0
A
/A
B
1
0
0
1
0
0
0
0
1
1
0
0
0
0
1
1
/D
D
/B
/D
/C
C
/C
Unvollständige Wahrheitstabelle: Don't Care
In der Realität kann es vorkommen, dass bestimmte Eingangssignalkombinationen
eigentlich nicht auftreten können.
Beispiel Aufzug
Ein Aufzug hat einen Sensor O für 'oben' und einen Sensor U für 'unten' (Eingänge).
Der Aufzugsmotor M soll abgeschaltet werden '0', wenn der Aufzug die Position
oben oder unten erreicht (Ausgang).
Eigentlich sollten nicht beide Sensoren aktiv '1' sein können. Deshalb wird in diese Zeile d eingetragen
Bei der Minimierung kann das d als '1' oder '0' verwendet werden.
Nach der Minimierung wird der Wert den man erwendet in die Wahrheitstabelle eingetragen
und durch Test verifiziert.
