Rückblick und Heute

Rückblick:

• Praktikum: Fehlersuche, Feedback
• Von der Problemstellung zur digitalen Schaltung
• Minimierung und Karnaugh Veitch Diagramm
• Informationen und Programme zur Minimierung

Heute:

• Schaltnetz und Schaltwerk
• Synchrone und asynchrone Schaltungen
• Taktflankensteuerung
• D-Flip-Flop
• Setup und Hold Zeit

Schaltnetz und Schaltwerk

Schaltnetz:

• Der Ausgang hängt nur vom Zustand der Eingangssignale ab.
• Die Funktion wird durch kombinatorische Elemente (z.B. NAND) dargestellt.
• Es gibt keine Rückkopplung.

Schaltwerk:

• Der Ausgang hängt nicht nur vom gegenwärtigen Zustand der Eingangssignale ab, sondern auch von vorherigen Zuständen.
• Die Verknüpfung wird durch Speicherelemente (Latch, Flip-Flop) und kombinatorische Elemente (z.B. NAND) dargestellt.
• Es wird Rückkopplung benötigt.

Schaltnetz und Schaltwerk: Darstellungsarten

• Gleichung (Text)
• Blöcke, Schaltplan (schematic)
• Wahrheitstabelle, Zustandstabelle
• Zustandsdiagramm
• Zeitverhalten
• Textuelle Beschreibung: VHDL

Schaltnetz und Schaltwerk: Zeitverhalten

Schaltnetz und Schaltwerk: Beispiele

Schaltnetz

• Lichtschalter für eine Beleuchtung
• Joystick, Lenkrad, Bremse
• Lautstärkeregler
• Addierer, Komparator, Multiplizierer, Multiplexer

Schaltwerk

• Mehr als 2 Lichtschalter für eine Beleuchtung (Treppenhaus)
• Waschmaschinensteuerung
• Taschenrechner
• Uhr, Zähler
• Mikroprozessor, Speicher, Schieberegister, Seriell-Parallel-Wandler

Das einfachste Schaltwerk ein Speicherglied

Minimal Spezifikation:

Übliche Spezifikation:

• Ein Takt (Clock, CLK) kontrolliert das Setzen ("1") oder Rücksetzen ("0") des Speichergliedes mit dem Eingang D.
• Das Speicherglied kann initialisiert werden (SET, RESET, CLR). Es gibt beim Einschalten einen sicheren Zustand.
• Ein Aktivierungssignal (enable) kontrolliert die Wirksamkeit des Taktsignals (CE enable).

Testspezifikation:

• Man kann ein Speicherglied in einen Testmodus versetzen (Test enable, TE).
• Es gibt eine separaten Testdaten Eingang (Test data in, TDI).
• Es gibt eine separaten Testdaten Ausgang (Test data out, TDO).

Grundschaltungen

Die Verbindung 2er Inverter mit einer Rückkopplung. Bei der Rückkopplung wird ein Ausgang als ein Eingangssignal verwendet. Je nach Rückkopplung können Speicher oder Oszillatoren entstehen.

Grundschaltung eines Speichergliedes

Speicherglied: Latch Ein Taktsignal (clock, CLK) steuert die Datenübernahme

Synchrone und Asynchrone Schaltungen

Takt (Clock: C, CLK)

Positive Taktzustandssteuerung:

Positive Taktflankensteuerung:

Wahrheitstabelle der Flankensteuerung

CLK D Qn Qn+1 0 X 0 1 X 1 X 0 0 X 1 1 0 X 1 1 0 X 0 0 1 X 1 1 1 X 0 0 Erweiterung von 0,1 durch rising, falling Erweiterung durch X: Kann entweder 0 oder 1 sein.

Zustandstabelle D Qn+1 0 0 1 1 CLK und Q werden weg gelassen. Die Zustandstabelle ist erkennbar am Index: n+1

Zustandstabelle eines 2-Bit Zählers

DOWN Q1n Q0n Q1n+1 Q0n+1 0 0 0 0 1 0 0 1 1 0 0 1 0 1 1 0 1 1 0 0 1 0 0 1 1 1 0 1 0 0 1 1 0 0 1 1 1 1 1 0 Hier wird ein Zähler realisiert, der überläuft. Der Zähler zählt hoch, wenn DOWN Null ist. Beim Hochzählen folgt der "11" eine "00", beim Runterzählen folgt der "00" eine "11". Realisierung der Flankensteuerung: Master Slave Flip Flop, D Flip Flop Takt CLK = 0: Master folgt mit Qm dem Eingang D, Slave blockiert (speichert) Takt auf CLK = 1: Master blockiert (speichert), Slave folgt Qm Es entsteht ein positiv Flankengetriggertes Flip Flop Zu Anfang ist das Ausgangssignal nicht definiert: U (undefined). Ein Dreick am Eingang des Symbols bezeichnet eine Flankensteuerung. Setup und Hold Zeiten Das Datensignal D wird von der steigenden Clock Flanke übernommen. In der praktischen Realisierung muss das Datensignal eine gewisse Zeit vor der steigenden Clock Flanke stabil anliegen: Setup Zeit. Auch nach der steigenden Clock Flanke muss das Datensignal stabil anliegen: Hold Zeit. Die maximale Taktfrequenz wird durch die Setup Zeit, die Verzögerungszeiten des Speicherglieds und der Logikblöcke bestimmt. \[ f_{max} = \frac{1}{T_{min}} \lt \frac{1}{t_{setup} + t_{DSpeicher} + t_{DLogik}} \] Praktische Realisierung eines Scan Flip Flops D-FF CE:Clock enable, R:RESET, D:Data in, Q: Data out TE, SE test/scan enable TDI,SDI test/scan data in TDO,SDO test/scan data out Während Testenable= ‘1‘ kein CE und RESET Während Testenable= ‘1‘ kein Datum D, sondern TDI wird gespeichert. In integrierten Schaltungen werden zur Testbarkeit D-Flip-Flops durch Scan Flip Flops ersetzt. Alle Scan Flip-Flops werden zu einem Schieberegister verschaltet. Dabei wird der TDO-Ausgang eines Scan Flip Flops mit dem TDI Eingang des nächsten Flip Flops verschaltet. Damit ist es möglich alle Speicherelemente in einen beliebigen Zustand zu setzen (TE="1" und serielle Dateneingabe), eine logische Verknüpfung durchzuführen (TE="0", CLK rising) und dann das Ergebnis seriell auszulesen (TE="1"). Fragen und Diskussion Welche Darstellungsarten eines Schaltnetzes oder Schaltwerkes gibt es in der Digitaltechnik? Was sind die Unterschiede zwischen Schaltnetzen und Schaltwerken? Kann man alle möglichen logischen Funktionen durch Kombination von mehreren Einheiten eines kombinatorischen Elementes darstellen? Nennen Sie jeweils 2 Beispiele für Schaltnetze und Schaltwerke. Wozu benutzt man ein Scan Flip Flop? Warum hat ein Flip Flop eine Setup und Hold Zeit? 10 Zustandsmaschinen Zustandstabelle, Schaltnetz, Schaltwerk, Speicher, Inverter, Latch, D-Flip-Flop, Synchrone Schaltung, Asynchrone Schaltung, Zähler, Zustandssteuerung, Taktflankensteuerung, Master-Slave Flip Flop, Setup Zeit, Hold Zeit, TDI, CLK, CE, RESET, Scan Flip Flop Digitaltechnik         Hochschule für angewandte Wissenschaften Kempten, Jörg Vollrath, Bahnhofstraße 61 · 87435 Kempten   Tel. 0831/25 23-0 · Fax 0831/25 23-104 · E-Mail: joerg.vollrath(at)fh-kempten.de Impressum