Rückblick und Heute

Rückblick:

• Praktikum: Fehlersuche, Feedback
• Von der Problemstellung zur digitalen Schaltung
• Minimierung und Karnaugh Veitch Diagramm
• Informationen und Programme zur Minimierung

Heute:

• Schaltnetz und Schaltwerk
• Synchrone und asynchrone Schaltungen
• Taktflankensteuerung
• D-Flip-Flop
• Setup und Hold Zeit

Schaltnetz und Schaltwerk

Schaltnetz:

• Der Ausgang hängt nur vom Zustand der Eingangssignale ab.
• Die Funktion wird durch kombinatorische Elemente (z.B. NAND) dargestellt.
• Es gibt keine Rückkopplung.

Schaltwerk:

• Der Ausgang hängt nicht nur vom gegenwärtigen Zustand der Eingangssignale ab, sondern auch von vorherigen Zuständen.
• Die Verknüpfung wird durch Speicherelemente (Latch, Flip-Flop) und kombinatorische Elemente (z.B. NAND) dargestellt.
• Es wird Rückkopplung benötigt.

Schaltnetz und Schaltwerk: Darstellungsarten

• Gleichung (Text)
• Blöcke, Schaltplan (schematic)
• Wahrheitstabelle, Zustandstabelle
• Zustandsdiagramm
• Zeitverhalten
• Textuelle Beschreibung: VHDL

Schaltnetz und Schaltwerk: Zeitverhalten

Schaltnetz und Schaltwerk: Beispiele

Schaltnetz

• Lichtschalter für eine Beleuchtung
• Joystick, Lenkrad, Bremse
• Lautstärkeregler
• Addierer, Komparator, Multiplizierer, Multiplexer

Schaltwerk

• Mehr als 2 Lichtschalter für eine Beleuchtung (Treppenhaus)
• Waschmaschinensteuerung
• Taschenrechner
• Uhr, Zähler
• Mikroprozessor, Speicher, Schieberegister, Seriell-Parallel-Wandler

Das einfachste Schaltwerk ein Speicherglied

Minimal Spezifikation:

Übliche Spezifikation:

• Ein Takt (Clock, CLK) kontrolliert das Setzen ("1") oder Rücksetzen ("0") des Speichergliedes mit dem Eingang D.
• Das Speicherglied kann initialisiert werden (SET, RESET, CLR). Es gibt beim Einschalten einen sicheren Zustand.
• Ein Aktivierungssignal (enable) kontrolliert die Wirksamkeit des Taktsignals (CE enable).

Testspezifikation:

• Man kann ein Speicherglied in einen Testmodus versetzen (Test enable, TE).
• Es gibt eine separaten Testdaten Eingang (Test data in, TDI).
• Es gibt eine separaten Testdaten Ausgang (Test data out, TDO).

Grundschaltungen

Die Verbindung 2er Inverter mit einer Rückkopplung. Bei der Rückkopplung wird ein Ausgang als ein Eingangssignal verwendet. Je nach Rückkopplung können Speicher oder Oszillatoren entstehen. Latch.asc NOT.asc NOT.asy Version 4 SHEET 1 880 680 WIRE 160 96 128 96 WIRE 240 96 208 96 WIRE 128 144 128 96 WIRE 128 144 96 144 WIRE 240 144 240 96 WIRE 256 144 240 144 WIRE 128 176 128 144 WIRE 160 176 128 176 WIRE 240 176 240 144 WIRE 240 176 208 176 WIRE 320 240 16 240 WIRE 16 288 16 240 WIRE 48 288 16 288 WIRE 160 288 96 288 WIRE 256 288 208 288 WIRE 320 288 320 240 WIRE 320 288 304 288 WIRE 352 288 320 288 FLAG 96 144 In IOPIN 96 144 In FLAG 256 144 Out1 IOPIN 256 144 Out FLAG 352 288 Out2 IOPIN 352 288 Out SYMBOL NOT 176 96 M0 SYMATTR InstName X1 SYMBOL NOT 192 176 M180 SYMATTR InstName X2 SYMBOL NOT 80 288 M180 SYMATTR InstName X3 SYMBOL NOT 192 288 M180 SYMATTR InstName X4 SYMBOL NOT 288 288 M180 SYMATTR InstName X5 TEXT -16 104 Left 2 !.global VDD TEXT -24 64 Left 2 !VDD VDD 0 DC 1 TEXT -24 24 Left 2 !.include cmosedu_models.txt TEXT 240 208 Left 2 !.PARAM CDL=1f TEXT -8 200 Left 2 !.tran 40n

Grundschaltung eines Speichergliedes

Speicherglied: Latch Ein Taktsignal (clock, CLK) steuert die Datenübernahme LatchCLK.asc TG.asc TG.asy Version 4 SHEET 1 880 680 WIRE 160 96 128 96 WIRE 240 96 208 96 WIRE 48 112 48 80 WIRE 16 144 -16 144 WIRE 128 144 128 96 WIRE 128 144 80 144 WIRE 240 176 240 96 WIRE 128 176 128 144 WIRE 160 176 128 176 WIRE 240 176 208 176 WIRE 48 192 48 176 WIRE 128 208 128 176 WIRE 272 208 128 208 WIRE 96 288 64 288 WIRE 176 288 144 288 FLAG -16 144 In IOPIN -16 144 In FLAG 272 208 Out1 IOPIN 272 208 Out FLAG 64 288 CLK IOPIN 64 288 In FLAG 176 288 bCLK IOPIN 176 288 Out FLAG 48 192 CLK FLAG 48 80 bCLK SYMBOL TG 48 160 R0 SYMATTR InstName X6 SYMBOL NOT 192 176 R0 SYMATTR InstName X1 SYMBOL NOT 176 96 R180 SYMATTR InstName X2 SYMBOL NOT 128 288 R0 SYMATTR InstName X3 TEXT -40 -16 Left 2 !.global VDD TEXT -24 -48 Left 2 !VDD VDD 0 DC 1 TEXT -24 24 Left 2 !.include cmosedu_models.txt TEXT 240 256 Left 2 !.PARAM CDL=1f TEXT 240 232 Left 2 !.tran 500n TEXT -56 352 Left 2 !V1 CLK 0 PULSE(0 1 0 1n 1n 49n 100n)\n\nV2 IN 0 PULSE(0 1 79n 1n 1n 149n 200n)

Synchrone und Asynchrone Schaltungen

Takt (Clock: C, CLK)

Positive Taktzustandssteuerung:

Positive Taktflankensteuerung:

Wahrheitstabelle der Flankensteuerung

CLK D Qn Qn+1 0 X 0 1 X 1 X 0 0 X 1 1 0 X 1 1 0 X 0 0 1 X 1 1 1 X 0 0 Erweiterung von 0,1 durch rising, falling Erweiterung durch X: Kann entweder 0 oder 1 sein.

Zustandstabelle D Qn+1 0 0 1 1 CLK und Q werden weg gelassen. Die Zustandstabelle ist erkennbar am Index: n+1

Zustandstabelle eines 2-Bit Zählers

DOWN Q1n Q0n Q1n+1 Q0n+1 0 0 0 0 1 0 0 1 1 0 0 1 0 1 1 0 1 1 0 0 1 0 0 1 1 1 0 1 0 0 1 1 0 0 1 1 1 1 1 0 Hier wird ein Zähler realisiert, der überläuft. Der Zähler zählt hoch, wenn DOWN Null ist. Beim Hochzählen folgt der "11" eine "00", beim Runterzählen folgt der "00" eine "11". Realisierung der Flankensteuerung: Master Slave Flip Flop, D Flip Flop Takt CLK = 0: Master folgt mit Qm dem Eingang D, Slave blockiert (speichert) Takt auf CLK = 1: Master blockiert (speichert), Slave folgt Qm Es entsteht ein positiv Flankengetriggertes Flip Flop Zu Anfang ist das Ausgangssignal nicht definiert: U (undefined). Ein Dreick am Eingang des Symbols bezeichnet eine Flankensteuerung. Setup und Hold Zeiten Das Datensignal D wird von der steigenden Clock Flanke übernommen. In der praktischen Realisierung muss das Datensignal eine gewisse Zeit vor der steigenden Clock Flanke stabil anliegen: Setup Zeit. Auch nach der steigenden Clock Flanke muss das Datensignal stabil anliegen: Hold Zeit. Die maximale Taktfrequenz wird durch die Setup Zeit, die Verzögerungszeiten des Speicherglieds und der Logikblöcke bestimmt. $$f_{max} = \frac{1}{T_{min}} \lt \frac{1}{t_{setup} + t_{DSpeicher} + t_{DLogik}}$$ Praktische Realisierung eines Scan Flip Flops D-FF CE:Clock enable, R:RESET, D:Data in, Q: Data out TE, SE test/scan enable TDI,SDI test/scan data in TDO,SDO test/scan data out Während Testenable= ‘1‘ kein CE und RESET Während Testenable= ‘1‘ kein Datum D, sondern TDI wird gespeichert. In integrierten Schaltungen werden zur Testbarkeit D-Flip-Flops durch Scan Flip Flops ersetzt. Alle Scan Flip-Flops werden zu einem Schieberegister verschaltet. Dabei wird der TDO-Ausgang eines Scan Flip Flops mit dem TDI Eingang des nächsten Flip Flops verschaltet. Damit ist es möglich alle Speicherelemente in einen beliebigen Zustand zu setzen (TE="1" und serielle Dateneingabe), eine logische Verknüpfung durchzuführen (TE="0", CLK rising) und dann das Ergebnis seriell auszulesen (TE="1"). Fragen und Diskussion Welche Darstellungsarten eines Schaltnetzes oder Schaltwerkes gibt es in der Digitaltechnik? Was sind die Unterschiede zwischen Schaltnetzen und Schaltwerken? Kann man alle möglichen logischen Funktionen durch Kombination von mehreren Einheiten eines kombinatorischen Elementes darstellen? Nennen Sie jeweils 2 Beispiele für Schaltnetze und Schaltwerke. Wozu benutzt man ein Scan Flip Flop? Warum hat ein Flip Flop eine Setup und Hold Zeit? 10 Zustandsmaschinen Begriffe Begriff/Objekt Kenn ich nicht Kenne ich Verstehe ich Kann ich erklären Kann ich anwenden einsetzen Zustandstabelle Schaltnetz Schaltwerk Speicher Inverter Latch D-Flip-Flop Synchrone Schaltung Asynchrone Schaltung Zähler Zustandssteuerung Taktflankensteuerung Master-Slave Flip Flop Setup Zeit Hold Zeit TDI CLK CE RESET Scan Flip Flop Frage? Submit Thank You! Digitaltechnik         Hochschule für angewandte Wissenschaften Kempten, Jörg Vollrath, Bahnhofstraße 61 · 87435 Kempten   Tel. 0831/25 23-0 · Fax 0831/25 23-104 · E-Mail: joerg.vollrath(at)fh-kempten.de Impressum