Elektronik 3

16 Zustandsmaschine

Prof. Dr.

Jörg Vollrath

15 Register

Video der 16. Vorlesung (24.11.2021)

Länge: 1:11:00

0:0:0 Setup und Hold Zeiten

0:2:45 Erläuterung am Bild

0:4:15 LTSPICE simulation Setup Zeit mit DFF mit CLR

0:6:10 Simulationsergebnis

0:7:50 Ablesen der Zeiten

0:9:45 Genauere Simulation tSetup

0:14:10 Maximale Frequenz (fCLK)

0:20:15 DFF Eingänge und Ausgänge, CE, R, TE, TDI, TDO

0:22:25 Zustandsdiagramm und Zustandstabelle

0:28:15 Bauen Sie einen Modulo 5 Zähler

0:30:55 Schritte zur Lösung

0:35:15 Zählsequenz

0:37:25 Zustandsdiagramm

0:38:25 Zustandstabelle

0:40:15 Beschriftung der Zustandstabelle

0:40:55 Warum die letzten 3 Zeilen?

0:42:30 Ausgangsmuster bestimmen

0:45:30 Werkzeuge zur Schaltungsrealisierung?

0:48:10 Zeile die eine '1' ergibt

0:51:4 B1(n+1)

0:53:44 LTSPICE Schaltung

0:58:27 Simulationsergebnis

1:0:37 Diskussion des Ergebnisses

1:2:24 Zustandstabelle und Vereinfachung

Video der 16. Vorlesung (8.12.2023)

Länge: 1:11:00

0:0:0 Video Digitaltechnik

0:0:50 D Flip Flop, positiv flankengesteuert

0:1:43 Eingänge, Zustände, Ausgänge

0:2:0 Test

0:4:32 Scan Test, Scan Flip Flop, Register

0:5:32 Logik, Verzögerung, setup und hold Zeit

0:7:13 fmax = 1/ Tmax = 1/(tPDDFF+tPDLogik + tsetup)

0:8:58 Leistungsverbrauch und Begrenzung der Integration

0:12:57 Diskussion Arbeitsspeicher und Spannungspegel

0:15:50 Zustandstabellen

0:17:38 Modulo 5 Zähler

0:19:0 Projektplanung Aufgabenstellung klären

0:20:15 Sequenz 0,1,2,3,4,0,1,2,3,4

0:21:13 Blockdiagramm Zustandsmaschine

0:21:50 Sum of Product SOP

0:24:30 Zustandsnamen

0:25:30 Reset Diskussion

0:27:30 Möglichkeiten, Zeilen der Zustandstabelle

0:28:30 Zustand n+1

0:35:35 Zustandsgraph

0:37:47 Eintragen jeder Zeile als Pfeil

0:39:21 Zustandsdiagramm

0:40:13 MSB LSB, Reihenfolge und Gewichtung der Stellen

0:42:13 Vorteile eines Zustandsdiagramms

0:44:21 Sum of products '1'er am Ausgang werde mit UND Funktion dargestellt

0:46:13 Z2n+1

0:47:40 Z0n+1

0:49:19 Schaltplan Eingänge und Inverter

0:50:40 NAND Schaltung für SoP

0:53:8 Z1n+1

0:54:46 Z0n+1

0:55:48 Diskussion Optimierung

0:57:17 Versuch Digitaltechnik

0:59:20 Aufbau im Video

1:0:2 Test der Schaltung

1:0:56 Programmierbarer Logikbaustein

1:2:59 Diskussion Test und Verifikation, Messung

1:5:56 Zustandstabelle und Minimierung Karnaugh Veitch

1:8:46 Schaltplan

1:9:53 Zeitsimulation mit LTSPICE und überprüfen des Ergebnisses

Rückblick und Heute

Rückblick:

Schaltnetz und Schaltwerk
Ein CMOS Schalter
Schaltbild DFF, Scanflipflop
Setup und Hold Zeit
Zustandsdiagramm

Heute:

Zustandsdiagramme
Modulo 5 Zähler
Spezifikation: Symbol, Zeitverhalten
Zustandsdiagramm, Zustandstabelle, Minimalform
VHDL Beschreibung und Test
Schaltplan, LTSPICE und Test
Ampelsteuerung, MP3 player

Lesen:

Zustandsdiagramm, Zustandsgraph

Einzelne Zustände werden als Kreise dargestellt.
Im Kreis ist die Zustandsinformation
Zustandsübergänge werden mit Pfeilen gekennzeichnet.
Am Pfeil stehen die auslösenden Signale

Nr	UD	S_n	S_n+1
0	0	0 0	1 0
1	0	0 1	0 0
2	0	1 0	0 1
3	0	1 1	1 0
4	1	0 0	0 1
5	1	0 1	1 0
6	1	1 0	0 0
7	1	1 1	0 0

Ein Zustandsdiagramm benötigt immer eine Legende, damit man weiss was dargestellt wird.

Modulo 5 Zähler: Aufgabenstellung

Bauen Sie einen Modulo 5 Zähler.

Modulo 5 Zähler: Zustandsdiagramm

3 Speicherzellen
8 Zustände
5 Zustände werden benutzt.
Kein Signal an den Pfeilen, da die Zustandsänderung auf jeden Fall durchgeführt wird.

Modulo 5 Zähler: Zustandstabelle

Eine Zustandstabelle wird erzeugt und mit Karnaugh Veitch minimiert.

Clk Nr	B_n	B_n+1
0	0 0 0	0 0 1
1	0 0 1	0 1 0
2	0 1 0	0 1 1
3	0 1 1	1 0 0
4	1 0 0	0 0 0
5	1 0 1	D/0 D/1 D/0
6	1 1 0	D/0 D/1 D/0
7	1 1 1	D/1 D/0 D/0

B0_n+1=/B0_n·/B2_n

B1_n+1=(B0_n·/B1_n) + (/B0_n·B1_n)

B2_n+1= B0_n·B1_n

Modulo 5 Zähler: Schaltungsrealisierung

LTSPICE code

Modulo5.asc

Version 4
SHEET 1 1356 680
WIRE -208 -96 -256 -96
WIRE 352 -96 -208 -96
WIRE -112 -80 -160 -80
WIRE 336 -80 -112 -80
WIRE -16 -64 -64 -64
WIRE 320 -64 -16 -64
WIRE -256 -48 -256 -96
WIRE -160 -48 -160 -80
WIRE -64 -48 -64 -64
WIRE -64 48 -64 0
WIRE 0 48 -64 48
WIRE 80 48 64 48
WIRE 64 64 64 48
WIRE 192 64 144 64
WIRE 320 64 320 -64
WIRE 320 64 304 64
WIRE 368 64 320 64
WIRE -256 80 -256 0
WIRE 0 80 -256 80
WIRE 64 80 64 64
WIRE 80 80 64 80
WIRE 192 96 160 96
WIRE 192 128 176 128
WIRE -16 144 -16 -64
WIRE 0 144 -16 144
WIRE -160 176 -160 0
WIRE 0 176 -160 176
WIRE 64 192 64 160
WIRE 80 192 64 192
WIRE 192 208 144 208
WIRE 336 208 336 -80
WIRE 336 208 304 208
WIRE 368 208 336 208
WIRE 80 224 64 224
WIRE -64 240 -64 48
WIRE 0 240 -64 240
WIRE 160 240 160 96
WIRE 192 240 160 240
WIRE 64 256 64 224
WIRE -112 272 -112 -80
WIRE 0 272 -112 272
WIRE 176 272 176 128
WIRE 192 272 176 272
WIRE -16 336 -16 144
WIRE 0 336 -16 336
WIRE 80 336 64 336
WIRE 64 352 64 336
WIRE 192 352 144 352
WIRE 352 352 352 -96
WIRE 352 352 304 352
WIRE 368 352 352 352
WIRE -112 368 -112 272
WIRE 0 368 -112 368
WIRE 64 368 64 352
WIRE 80 368 64 368
WIRE 160 384 160 240
WIRE 192 384 160 384
WIRE -256 400 -256 80
WIRE -208 400 -208 -96
WIRE -160 400 -160 176
WIRE -112 400 -112 368
WIRE -64 400 -64 240
WIRE -16 400 -16 336
WIRE 176 416 176 272
WIRE 192 416 176 416
WIRE 160 448 160 384
WIRE 160 448 -192 448
WIRE 176 480 176 416
WIRE 176 480 -192 480
FLAG 368 64 B0
IOPIN 368 64 Out
FLAG 368 208 B1
IOPIN 368 208 Out
FLAG 368 352 B2
IOPIN 368 352 Out
FLAG -192 448 CLK
IOPIN -192 448 In
FLAG -192 480 CLR
IOPIN -192 480 In
SYMBOL DFF 240 96 R0
SYMATTR InstName X14
SYMBOL DFF 240 240 R0
SYMATTR InstName X15
SYMBOL DFF 240 384 R0
SYMATTR InstName X16
SYMBOL NOT -64 -16 R90
SYMATTR InstName X17
SYMBOL NOT -160 -16 R90
SYMATTR InstName X18
SYMBOL NOT -256 -16 R90
SYMATTR InstName X19
SYMBOL NAND2 112 208 R0
SYMATTR InstName X13
SYMBOL NAND2 32 160 R0
SYMATTR InstName X20
SYMBOL NAND2 32 256 R0
SYMATTR InstName X21
SYMBOL NAND2 112 64 R0
SYMATTR InstName X1
SYMBOL NAND2 32 64 R0
SYMATTR InstName X2
SYMBOL NAND2 32 352 R0
SYMATTR InstName X3
SYMBOL NAND2 112 352 R0
SYMATTR InstName X4
TEXT 440 136 Left 2 !.PARAM CDL=1f
TEXT 432 88 Left 2 !VDD VDD 0 DC 1
TEXT 440 40 Left 2 !.global VDD
TEXT 440 176 Left 2 !.tran 1000n
TEXT 440 216 Left 2 !.include cmosedu_Models.txt
TEXT 440 248 Left 2 !V1 CLK 0 PULSE(0 1 0 1n 1n 49n 100n)\n\nV2 CLR 0 PULSE(0 1 10n 1n 1n 9n 800n)

Man sieht eine typische Medwedew-Zustandsmaschine. Die Ausgänge werden für die Erzeugung des nächsten Zustands invertiert und nichtinvertiert links bereitgestellt.
Die disjunktive Normalform wird durch NAND Gatter in der Mitte dargestellt.
Je nach logischer Verknüpfung werden mehrere NAND Gatter zusammengeschaltet und mit den entsprechenden Signalen verbunden.

Modulo 5 Zähler: Schaltungssimulation

LTSPICE code

In der Simulation sieht man das CLK-Signal, clr, und die Zählerausgänge b0, b1, b2.
Am Anfang kann man sehen wie b2 durch das clr-Signal "1" auf "0" gesetzt wird.
Dann sieht man das Hochzählen von b2,b1,b0 bei steigender CLK-Flanke.
000, 001, 010, 011, 100, 000,...
Das clr-Signal bei 0.8us setzt b0 und b1 auf "0" zurück.

Zusammenfassung und nächste Vorlesung

Nächstes Mal

17 Serien-Parallel Wandler

Digitaltechnik

Hochschule für angewandte Wissenschaften Kempten, Jörg Vollrath, Bahnhofstraße 61 · 87435 Kempten
Tel. 0831/25 23-0 · Fax 0831/25 23-104 · E-Mail: joerg.vollrath(at)fh-kempten.de

Impressum

2023 16 Zustandsmaschine Elektronik 3 Prof. Dr. Joerg Vollrath

Elektronik 3

16 Zustandsmaschine

Prof. Dr.

Jörg Vollrath

Video der 16. Vorlesung (24.11.2021)

Video der 16. Vorlesung (8.12.2023)

Rückblick und Heute

Rückblick:

Heute:

Zustandsdiagramm, Zustandsgraph

Modulo 5 Zähler: Aufgabenstellung

Modulo 5 Zähler: Zustandsdiagramm

Modulo 5 Zähler: Zustandstabelle

Modulo 5 Zähler: Schaltungsrealisierung

Modulo 5 Zähler: Schaltungssimulation

Zusammenfassung und nächste Vorlesung