Zur Realisierung von booleschen Funktionen werden MOSFET (metal oxide semiconductor field effect transistor) Transistoren eingesetzt.
Dabei werden Halbleiter (semiconductor, Silizium) verwendet, bei denen man durch Einbringen von Femdatomen (Dotierung) die Leitfähigkeit (Elektronen, Löcher) verändern kann.
Der MOS Transistor hat drei Anschlüsse Gate, Drain und Source.
Das Gate ist der Eingang. An der Drain ist der Ausgang und an der Source ist VDD (Betriebsspannnung, PFET) oder GND (0 V, NFET).
FET Feldeffekttransistor ist der Überbegriff für Halbleiterbaulemente, bei denen das elektrische Feld zwischen Gate und Kanal den Kanalwiderstand steuert bzw die Verbindung zwischen Drain und Source trennt oder schliesst.
Es gibt PFETs (PMOSFETs, Löcherleitung, positive Ladungsträger, Löcher) und NFETs (NMOSFETs, negative Ladungsträger, Elektronen) deren Verhalten komplementär sind (complementary metal oxide semiconductors, CMOS).
Ist die Gatesourcespannung beim NFET positiv, größer als eine Schwellspannung (threshold voltage), wird die Verbindung zwischen Drain und Source leitend (Ein Schalter wird geschlossen).
Ist die Gatesourcespannung beim PFET negativ, kleiner als eine Schwellspannung, wird die Verbindung zwischen Drain und Source leitend (Ein Schalter wird geschlossen).
Durch geschicktes Kombinieren der Transistoren können Logikfunktionen technisch realisiert werden.
Fast alle modernen Mikroprozessoren und digitalen Schaltungen werden mit CMOS Transistoren realisiert.

Der Schaltplan zeigt einen Inverter, eine Nicht (NOT) Funktion.
Nach der Wahrheitstabelle soll bei einer '1' am Eingang eine '0' am Ausgang erscheinen.
Das Signal wird invertiert.
Jeder Logikschaltkreis benötigt eine Spannungsversorgung (VDD).
Früher wurde für die Darstellung der '1' 5 V verwendet. Mit der Verkleinerung der Transistoren wurde die Geometrie kleiner. Damit die auftretenden elektrischen Feldstärken gleich blieben, wurde auch die Versorgungsspannung verkleinert.
2018 arbeitet man mit Versorgungsspannungen um die 1 V.
Dieser Pegel wird auch für die Logiksimulation verwendet. Im Praktikum sind Bausteine im Einsatz, die eine Versorgungsspannung zwischen 2.5 V und 5 V benötigen.

In der Simulation wird die Kennlinie eines Inverters dargestellt. Bei der Simulation wird am Eingang die Spannung V_in von 0 auf 1 V verändert und die Ausgangsspannung beobachtet.
Die Ausgangsspannung V_out ändert sich um V_in = 0.5 V von 1 V auf 0 V.
Man sieht in Grün, dass der Strom bei 0.5 V maximal ist. Bei 0 V und 1 V Eingangsspannung fließt fast kein Strom.
In Rot ist noch die Idealkennlinie eines Inverters dargestellt. Die reale Kennlinie ist sehr nah an der idealen Kennlinie.
Da um 0.5 V ein digitales Ergebnis nicht klar definiert ist, spezifiziert man mindest Eingangspegel V_I und Ausgangspegel V_O (output) für '0' low (L) und '1' high (H), mit denen das digitale System korrekt arbeitet.

In integrierten Schaltungen werden Transistoren durch Strukturierung von verschiedenen Lagen von Materialien durch phototechnische Schritte erzeugt.
Die Strukturen für die Realisierung werden dabei in einem Layout festgelegt.
Unterschiedlich farbige Flächen stehen für unterschiedliche Materialien in unterschiedlichen übereinanderliegenden Ebenen.
Im Beispiel sind blaue und violette Flächen Metallverbindungen meist aus Aluminium.
Schwarze und graue Punkte sind Verbindungen (Kontakte) zwischen verschiedenen Ebenen.
Kreuzungen zwischen grünen Flächen und orangenen Linien erzeugen Transistoren.
Ist der Hintergrund punktiert entsteht ein PFET, ist der Hintergrund liniert ein NFET.
Einfache Strukturen werden nebeneinander gelegt und ergeben komplexere Funktionen, bis hin zum rechts gezeigten Mikroprozessor.
Typische Strukturgrößen reichen von früher einigen µm bis 2018 einigen nm.

Die Transistoren werden im ersten Schritt durch Schalter ersetzt.
Bei einer gewählten Eingangssignalkombination wird dann verfolgt, ob der Ausgang mit VDD oder GND (0 V) verbunden ist, und sich so eine '1' oder '0' ergibt.
Daraus ergibt sich dann eine Wahrheitstabelle.

entity NAND is port (
    X1,X2: in bit;
    Y: out bit);
end NAND;
architecture logic of NAND is
begin
    Y <= NOT(X1 and X2);
end

Diese Grundfunktionen finden sich in Formelsammlungen wieder oder werden auswendig gelernt.
Die Namen entsprechen der erwartenden Funktion (sprechende Namen).
UND: Nur wenn Eingang X1 und Eingang X2 '1' sind ergibt sich am Ausgang eine '1'.
ODER: Immer wenn Eingang X1 oder Eingang X2 '1' ist ergibt sich am Ausgang eine '1'.

Das vorgestellte N steht für not oder nicht. Das Ausgangssignal der UND oder ODER Funktion wird invertiert.

Der Beweis der Äquivalenz ergibt sich entweder durch Vergleich der Wahrheitstabellen oder durch Umformung der Gleichung mit der booleschen Algebra.
NAND: y = /(x1 · x2)
NICHT: /x = /(x · x)
UND: x1 · x2 = /(/(x1 · x2))
ODER: x1 + x2 = /(/x1 · /x2)

x1	x2	NICHT(X1) /x1	NICHT(X2) /x2	NAND / (x1 · x2)	UND x1 · x2	ODER x1 + x2	NOR /x1 · /x2
0	0	1	1	1	0	0	1
0	1	1	0	1	0	1	0
1	0	0	1	1	0	1	0
1	1	0	0	0	1	1	0

Beispiel

Definition

Die Zeit wird von der Änderung des Eingangssignals zur Änderung des Ausgangssignals gemessen.
Eine Lastkapazität (Eingangskapazität C der nächsten Logikschaltung) wird durch einen Transitor mit einem Kanalwiderstand R_DSon aufgeladen.

Bezugspegel zur Messung der Zeit sind 50% der Versorgungsspannung (Logisch '1').
Die Verzögerungszeit kann je nach steigender (PFET) oder fallender (NFET) Flanke des Signals am Ausgang variieren.
Die Verzögerungszeit kann bei verschiedenen Musterwechseln am Eingang unterschiedlich sein.
t_pdLH= t₂ - t₁; Der Ausgang geht von Low (0) auf High (1)
t_pdHL= t₄ - t₃; Der Ausgang geht von High (1) auf Low (0)

Ursache

Jeder CMOS Transistor hat eine Eingangskapazität am isolierten Gate und einen Widerstand zwischen Drain und Source.
Über den Widerstand wird die Eingangskapazität des nächsten Gatters aufgeladen oder entladen.
Dies benötigt etwas Zeit.