Elektronik 3

14 Logische Verknüpfungen

Prof. Dr.

Jörg Vollrath

13 Digitaltechnik

Video Digitaltechnik NAND und Normalform
Video Digitaltechnik Minimalform

Digitaltechnik

CMOS Transitoren als Schalter
Komplexe Systeme werden aus einfachen Schaltungen erzeugt
Man sucht erst schnell überhaupt eine Lösung und optimiert nur, wenn es Probleme (Funktionalität, Geschwindigkeit, Leistungsverbrauch) gibt.
Alle Schaltungen müssen zur Sicherstellung der Funktionalität getestet werden.
Schaltungen sollen skalierbar und wiederverwendbar entworfen werden
EDA (Electronic Design Automation) Werkzeuge helfen bei der Realisierung digitaler Systeme

AOI design style

NAND

\( Y = \overline{ X1 \cdot X2 \cdot X3} \)

NOR

\( Y = \overline{ X1 + X2 + X3} \)

PFETs connected to VDD are at the top and NFET connected to GND at the bottom.
A NAND has PFETs on the top in parallel and NFETS at the bottom in series.
A NOR has PFETs on the top in series and NFETS at the bottom in parallel.
This can be used for arbitrary functions.
There can be additional inverters added to the inputs or outputs to realize a logic function.

AOI design style example

\( Y = \overline{ (a + b) \cdot c} \)

Vor14AOI.asc

Version 4
SHEET 1 1552 680
WIRE 272 -16 224 -16
WIRE 320 -16 272 -16
WIRE 480 -16 320 -16
WIRE 320 32 320 -16
WIRE 320 32 272 32
WIRE 160 64 112 64
WIRE 224 64 160 64
WIRE 480 80 480 -16
WIRE 528 80 480 80
WIRE 320 128 320 32
WIRE 320 128 272 128
WIRE 528 128 528 80
WIRE 528 128 480 128
WIRE 192 160 112 160
WIRE 224 160 192 160
WIRE 432 160 400 160
WIRE 272 192 272 176
WIRE 480 192 480 176
WIRE 480 192 272 192
WIRE 528 192 480 192
WIRE 512 240 480 240
WIRE 192 256 192 160
WIRE 288 256 192 256
WIRE 400 272 400 160
WIRE 400 272 128 272
WIRE 432 272 400 272
WIRE 480 288 224 288
WIRE 256 336 224 336
WIRE 512 336 512 240
WIRE 512 336 480 336
WIRE 160 368 160 64
WIRE 176 368 160 368
WIRE 288 368 288 256
WIRE 432 368 288 368
WIRE 256 384 256 336
WIRE 256 384 224 384
WIRE 336 384 256 384
WIRE 480 384 336 384
WIRE 512 384 512 336
WIRE 512 384 480 384
WIRE 336 400 336 384
FLAG 336 400 0
FLAG 224 -16 VDD
FLAG 528 192 Y
IOPIN 528 192 Out
FLAG 112 64 A
IOPIN 112 64 In
FLAG 112 160 B
IOPIN 112 160 In
FLAG 128 272 C
IOPIN 128 272 In
SYMBOL nmos4 176 288 R0
SYMATTR InstName M1
SYMATTR Value N
SYMATTR Value2 l=0.05u w=0.1u
SYMBOL nmos4 432 192 R0
SYMATTR InstName M2
SYMATTR Value N
SYMATTR Value2 l=0.05u w=0.1u
SYMBOL pmos4 432 80 R0
SYMATTR InstName M3
SYMATTR Value P
SYMATTR Value2 l=0.05u w=0.1u
SYMBOL pmos4 224 80 R0
SYMATTR InstName M4
SYMATTR Value P
SYMATTR Value2 l=0.05u w=0.10u
SYMBOL pmos4 224 -16 R0
SYMATTR InstName M5
SYMATTR Value P
SYMATTR Value2 l=0.05u w=0.1u
SYMBOL nmos4 432 288 R0
SYMATTR InstName M6
SYMATTR Value N
SYMATTR Value2 l=0.05u w=0.1u
TEXT 584 -32 Left 2 !VDD VDD 0 DC 1\n;VX1 A 0 PULSE(1 0 0 1n 1n 19n 40n)\n;VX2 B 0 PULSE(1 0 0n 1n 1n 39n 80n)\n;VX3 C 0 PULSE(1 0 0n 1n 1n 79n 160n)\nVY1 C 0 PULSE(1 0 0 1n 1n 19n 40n)\nVY2 B 0 PULSE(1 0 10n 1n 1n 39n 60n)\nVY3 A 0 PULSE(1 0 30n 1n 1n 59n 105n)\nVX4 X4 0 PULSE(1 0 0 1n 1n 159n 320n)\n.tran 160n
TEXT 72 448 Left 2 !.include cmosedu_models.txt
TEXT 576 352 Left 2 !C1 N001 0 10f\nC2 N002 0 10f\nC3 Y 0 10f

Man sieht die Parallelschaltung der NFETs mit a und b als Eingang und der PFET Reihenschaltung zur Realisierung der NOR Verknüpfung /(a+b).
Zusammen mit dem NFET mit Eingang c in Reihe und PFET mit Eingang c parallel ergibt sich die gewünschte Funktion y = /((a+b)c).

Von einer Problemstellung zu einer logischen Schaltung

Problemstellung: Eingänge und Ausgänge
Wahrheitstabelle

Ziel:
Realisierung der logischen Funktion mit möglichst wenig logischen Verknüpfungen: Normalform, Minimierung

Für jede '1' am Ausgang y in einer Zeile der Wahrheitstabelle bestimmt man die UND Verküpfung der Eingänge oder der invertierten Eingänge.

x1	x2	x3	y
0	1	0	1	y(010) = /x1 x2 /x3

Diese Gleichungen werden dann mit einer ODER Funktion verknüpft und ergeben die Gleichung für die Wahrheitstabelle.

Logische Gleichung für eine Wahrheitstabelle

Normalform, disjunktive Normalform

Minimierung:

Boolesche Algebra
Karnaugh Veitch Diagramm
Algorithmisch (FPGA, VHDL Compilier)

Karnaugh Veitch Diagramm

Eine andere Darstellung einer Wahrheitstabelle

Nr	X Y Z	F	Minterm
0	0 0 0	1	/X/Y/Z
1	0 0 1	0
2	0 1 0	0
3	0 1 1	1	/XYZ
4	1 0 0	1	X/Y/Z
5	1 0 1	0
6	1 1 0	0
7	1 1 1	1	XYZ

Z

/Z

Y

3	7	6	2
1	5	4	0

/Y

/X

X

/X

Z

/Z

Y

1	1	0	0
0	0	1	1

/Y

/X

X

/X

Minimierung:

Zusammenfassung von horizontalen oder vertikalen Gruppen von 2,4 oder 8 '1'
Dabei kann man von rechts nach links über die Begrenzung des Kastens gehen.
Dabei kann man von oben nach unten über die Begrenzung des Kastens gehen.

In der linken Darstellung sind die Zeilen der Wahrheitstabelle angegeben in der man nach dem Ausgangssignal suchen muss.

Darstellung eines Minterms durch NAND Funktionen

SOP-Ausdruck (sum of products) (AB)+(CD)

Verifikation mit einer Wahrheitstabelle

Schaltung zur Realisierung der Normalform

Stellen Sie die Wahrheitstabelle auf.
Geben Sie die logische Gleichung an.
Jedes Gatter hat eine Verzögerungszeit von 5 ns.
Geben Sie die maximale Verzögerungszeit an.

Normalform.asc

Version 4
SHEET 1 1328 1896
WIRE 848 -48 224 -48
WIRE 880 -48 848 -48
WIRE 736 -16 160 -16
WIRE 768 -16 736 -16
WIRE 640 16 80 16
WIRE 672 16 640 16
WIRE 768 16 768 -16
WIRE 880 16 880 -48
WIRE 672 48 672 16
WIRE 880 128 880 64
WIRE 944 128 880 128
WIRE 80 144 80 16
WIRE 768 144 768 64
WIRE 944 144 768 144
WIRE 640 160 640 16
WIRE 928 160 640 160
WIRE 944 160 928 160
WIRE 1056 160 1008 160
WIRE 928 176 928 160
WIRE 944 176 928 176
WIRE 1056 176 1056 160
WIRE 1104 176 1056 176
WIRE 1056 192 1056 176
WIRE 1104 192 1056 192
WIRE 1104 208 1056 208
WIRE 1248 208 1168 208
WIRE 848 224 848 -48
WIRE 944 224 848 224
WIRE 1056 224 1056 208
WIRE 1104 224 1056 224
WIRE 736 240 736 -16
WIRE 944 240 736 240
WIRE 160 256 160 -16
WIRE 672 256 672 96
WIRE 928 256 672 256
WIRE 944 256 928 256
WIRE 1040 256 1008 256
WIRE 1056 256 1056 224
WIRE 1056 256 1040 256
WIRE 928 272 928 256
WIRE 944 272 928 272
WIRE 880 320 880 128
WIRE 944 320 880 320
WIRE 736 336 736 240
WIRE 944 336 736 336
WIRE 672 352 672 256
WIRE 928 352 672 352
WIRE 944 352 928 352
WIRE 1040 352 1008 352
WIRE 1056 352 1040 352
WIRE 928 368 928 352
WIRE 944 368 928 368
WIRE 1056 368 1056 352
WIRE 1104 368 1056 368
WIRE 224 384 224 -48
WIRE 1056 384 1056 368
WIRE 1104 384 1056 384
WIRE 1104 400 1056 400
WIRE 1248 400 1168 400
WIRE 848 416 848 224
WIRE 944 416 848 416
WIRE 1056 416 1056 400
WIRE 1104 416 1056 416
WIRE 736 432 736 336
WIRE 944 432 736 432
WIRE 672 448 672 352
WIRE 928 448 672 448
WIRE 944 448 928 448
WIRE 1040 448 1008 448
WIRE 1056 448 1056 416
WIRE 1056 448 1040 448
WIRE 80 464 80 224
WIRE 160 464 160 336
WIRE 160 464 80 464
WIRE 224 464 160 464
WIRE 928 464 928 448
WIRE 944 464 928 464
WIRE 80 480 80 464
WIRE 640 496 640 160
WIRE 672 496 672 448
WIRE 736 496 736 432
WIRE 768 496 768 144
WIRE 848 496 848 416
WIRE 880 496 880 320
FLAG 80 480 0
FLAG 80 16 IN2
FLAG 160 -16 IN1
FLAG 224 -48 IN0
FLAG 1248 208 Out0
FLAG 1248 400 Out1
FLAG 1056 160 X4
FLAG 1040 256 X6
FLAG 1040 352 X7
FLAG 1040 448 X8
SYMBOL voltage 80 128 R0
SYMATTR InstName V2
SYMATTR Value PULSE(0 1 0 1n 1n 199n 400n)
SYMBOL voltage 160 240 R0
SYMATTR InstName V3
SYMATTR Value PULSE(0 1 0 1n 1n 99n 200n)
SYMBOL voltage 224 368 R0
WINDOW 123 0 0 Left 2
WINDOW 39 0 0 Left 2
SYMATTR InstName V4
SYMATTR Value PULSE(0 1 0 1n 1n 49n 100n)
SYMBOL NOT 672 80 R90
SYMATTR InstName X1
SYMBOL NOT 768 48 R90
SYMATTR InstName X2
SYMBOL NOT 880 48 R90
SYMATTR InstName X3
SYMBOL NAND4 976 160 R0
SYMATTR InstName X4
SYMBOL NAND4 1136 208 R0
SYMATTR InstName X5
SYMBOL NAND4 976 256 R0
SYMATTR InstName X6
SYMBOL NAND4 976 352 R0
SYMATTR InstName X7
SYMBOL NAND4 976 448 R0
SYMATTR InstName X8
SYMBOL NAND4 1136 400 R0
SYMATTR InstName X9
TEXT 264 40 Left 2 !.tran 800n
TEXT 256 72 Left 2 !.include cmosedu_models.txt
TEXT 256 112 Left 2 !.param CDL=100f\n.global VDD
TEXT 264 176 Left 2 !VDD VDD 0 DC 1

Wenn man den zeitlichen Verlauf der Signale zeichnen möchte, sollte man erst alle Zwischensignale mit der berücksichtigten Verzögerungszeit (5ns, Verschiebung der Änderung nach rechts) zeichnen.
Dabei Addieren sich Verzögerungszeiten auf:
Das Signal IN0 wird invertiert und steht mit 5ns Verzögerung als X3 zur Verfgung.
Nach dem ersten NAND Gatter ist die Verzögerungszeit von X4 zu IN0 dann (10ns = 5ns + 5 ns).
Out0 steht dann bei einer Änderung von IN0 aktualisiert nach 15ns (INV, NAND, NAND: 5 ns + 5 ns + 5 ns) zur Verfügung.
Da es kein Signal gibt mit mehr Logikschaltungen (Gattern) zwischen Eingang und Ausgang spricht man vom längsten Pfad mit der maximalen Verzögerungszeit von 15 ns.
Durch die Verzögerungszeit kann es zu Glitchen (kurzen Signaländerungen) am Ausgang kommen.
Um diese am Ausgang zu vermeiden und Zustandsmaschinen zu bauen werden am Ausgang Speicherelemente (Register) mit einer Taktsteuerung eingeführt.

Schaltung zur Realisierung der Normalform

Stellen Sie die Wahrheitstabelle auf. Geben Sie die logische Gleichung an. Jedes Gatter hat eine Verzögerungszeit von 5 ns. Zeichnen Sie das Zeitverhalten, wenn die Wahrheitstabelle abgeprüft wird.
Geben Sie die maximale Verzögerungszeit an.

Eingänge			Signale							Ausgänge
IN2	IN1	IN0	X1	X2	X3	X4	X6	X7	X8	OUT0	OUT1
0	0	0	1	1	1	1	1	1	1	0	0
0	0	1	1	1	0	1	1	1	1	0	0
0	1	0	1	0	1	1	1	0	1	0	1
0	1	1	1	0	0	1	0	1	0	1	1
1	0	0	0	1	1	0	1	1	1	1	0
1	0	1	0	1	0	1	1	1	1	0	0
1	1	0	0	0	1	1	1	1	1	0	0
1	1	1	0	0	0	1	1	1	1	0	0

Geben Sie die logische Gleichung für Out0 an:
OUT0 = (IN2 /IN1 /IN3) + (/IN2 IN1 IN0)

Geben Sie die logische Gleichung für Out1 an:
OUT1 = (/IN2 IN1/IN0) + (/IN2 IN1 IN0)

Die maximale Verzögerungszeit beträgt 3 * 5 ns = 15 ns.

Ein NAND Gatter hat nur dann eine 0 am Ausgang, wenn alle Eingänge auf 1 sind.
X4 ist nur dann 0, wenn IN2=1, /IN1=1 und /IN0=1 ist.
Eine ähnliche Schaltung wird im Versuch 2 realisiert.

Weitere typische Logikschaltungen

Multiplexer und Demultiplexer
Addierer, Subtrahierer, Multiplizierer
Vergleicher, Komparator

Zusammenfassung und nächste Vorlesung

Transistorrealisierung von AOI Schaltungen
Normalform und SOP (sum of products)
Realisierung einer Normalform

Nächstes Mal

15 Register

A	B	C	D	H1=/(AB)	H2=/(CD)	SOP=/(H1H2)	(AB)	(CD)	(AB)+(CD)
0	0	0	0	1	1	0	0	0	0
0	0	0	1	1	1	0	0	0	0
0	0	1	0	1	1	0	0	0	0
0	0	1	1	1	0	1	0	1	1
0	1	0	0	1	1	0	0	0	0
0	1	0	1	1	1	0	0	0	0
0	1	1	0	1	1	0	0	0	0
0	1	1	1	1	0	1	0	1	1
1	0	0	0	1	1	0	0	0	0
1	0	0	1	1	1	0	0	0	0
1	0	1	0	1	1	0	0	0	0
1	0	1	1	1	0	1	0	1	1
1	1	0	0	0	1	1	1	0	1
1	1	0	1	0	1	1	1	0	1
1	1	1	0	0	1	1	1	0	1
1	1	1	1	0	0	1	1	1	1

2023 14 Logische Verknuepfungen Elektronik 3 Prof. Dr. Joerg Vollrath

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AOI design style

NAND

NOR

AOI design style example

Von einer Problemstellung zu einer logischen Schaltung

Logische Gleichung für eine Wahrheitstabelle

Karnaugh Veitch Diagramm

Darstellung eines Minterms durch NAND Funktionen

Schaltung zur Realisierung der Normalform

Schaltung zur Realisierung der Normalform

Weitere typische Logikschaltungen

Zusammenfassung und nächste Vorlesung